Únete al equipo que desarrolla la lógica FPGA de nuestros System on Modules.
Responsabilidades
- Diseño RTL en VHDL/Verilog
- Síntesis, place & route y cierre de timing
- Verificación con testbenches y simulación
- Integración de soft cores RISC-V
Requisitos
- Dominio de VHDL o Verilog
- Experiencia con Lattice y/o Xilinx
- Conocimiento de protocolos (SPI, I2C, AXI)
- Grado en Telecomunicaciones/Electrónica